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Talk:Langage VHDL

849 bytes added, 12:53, 16 August 2016
=> problème rencontré :
 
1) Je n'arrive pas à trouver comment on peut insérer une valeur à constante lors de l'initialisation de celle-ci, je m'explique : j'aimerai utiliser une constante de 20bits (taille) donc un std_logic_vector, mais ça m’embête d'écrire 20bit car ca peut être source d'erreur ou si j'aimerai changer facilement, je peux par vraiment taper des 1 et des 0, donc j'ai essayé ces solutions d'écriture mais rien y...
 
constant VAL_X : std_logic_vector (19 downto 0) := x"EAE34" -- ne marche pas
constant VAL_X : std_logic_vector (19 downto 0) := to_stdlogicvector(x"EAE34"); -- ne marche pas
constant VAL_X : std_logic_vector (19 downto 0) := to_stdlogicvector(x"EAE34"); -- ne marche pas
constant VAL_X : std_logic_vector (19 downto 0) := std_logic_vector(to_unsigned(x"EAE34",VAL_X'length)); -- ne marche pas
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