Changes
/* Description Project */
* [DONE] Realization component - stats counter managment
* [DONE] counter/divisor managment for clock
=== CADENAS V0.3 - DONE ===
''In french :'' A l'aide d'une FPGA (EMP1270T144C5) et d'une carte électronique créée par l'ETML-ES, réalisation d'un programme en VHDL qui permet de simuler l'ouverture d'un cadenas. 2 Switches sont utilisés pour les 3 modes : un mode de repos / un mode de mémorisation d'un nouveau code / un mode de lecture. 4 switches permettent l'enregistrement d'un nouveau code ou au contraire de pouvoir lire le code.
* [FAIT] Réalisation d'un seul process en mode case qui gère l'affichage, les leds et le nouveau code
* [FAIT] Simulation
* [FAIT] Programmation de la carte
''In English :''With an electronics board created by the ETML-ES School and equiped with a FPGA(EMP1270T144C5), realization program in VHDL which allows to simulate the behavior of a padlock. 2 switches are used to 3 modes : rest / recording the new code / reading. 4 switches allow to record a new code or to read the code
* [FAIT] Realization with one process (case) of the display part, management leds, management code
* [FAIT] Simulation
* [FAIT] Programming the board
== Project Source ==
