Langage VHDL - Revision history

Philoux at 21:23, 18 November 2021

2021-11-18T21:23:49Z

Philoux: /* lien WEB */

2020-12-11T22:46:59Z

‎lien WEB

Philoux: /* Development Environment */

2020-12-11T22:39:35Z

‎Development Environment

Philoux: /* Conf */

2018-09-10T12:54:26Z

‎Conf

Philoux: /* Conf */

2018-08-21T11:42:36Z

‎Conf

Philoux at 11:38, 21 August 2018

2018-08-21T11:38:17Z

Philoux: /* CADENAS V0.3 - DONE */

2018-01-02T17:20:53Z

‎CADENAS V0.3 - DONE

Philoux: /* Description Project */

2018-01-02T17:20:25Z

‎Description Project

Philoux: /* Effect Mirror on the 7 Segments */

2017-04-05T18:47:05Z

‎Effect Mirror on the 7 Segments

Philoux: /* Effect Mirror on the 7 Segments */

2017-04-05T18:34:03Z

‎Effect Mirror on the 7 Segments

@@ Line 26: / Line 26: @@
 == Description Project ==
 === 7 Segment Display - DONE ===
-''In french :'' A l'aide d'une FPGA (EMP1270T144C5) et d'une carte électronique créée par l'ETML-ES, réalisation d'un schéma logique concernant l'affichage 7 segments (de 0 à F) sous Quartus et ensuite réaliser le code en VHDL.
+''In french :'' A l'aide d'une CPLD (EMP1270T144C5) et d'une carte électronique créée par l'ETML-ES, réalisation d'un schéma logique concernant l'affichage 7 segments (de 0 à F) sous Quartus et ensuite réaliser le code en VHDL.
 * 4 entrées correspondant à des switch
 * [FAIT] réalisation d'une table de vérité
@@ Line 34: / Line 34: @@
 * [FAIT] Réalisation d'un code VHDL selon les équations trouvé avec les tables de Karnaugh
-''In English  :'' With an electronics board created by the ETML-ES School and equiped with a FPGA, realization of logic schemtatics concerning the 7 Segments dispaly (0 to F) under Quartus and to write a VHDL Code.
+''In English  :'' With an electronics board created by the ETML-ES School and equiped with a CPLD, realization of logic schemtatics concerning the 7 Segments dispaly (0 to F) under Quartus and to write a VHDL Code.
 * 4 inputs : (switches)
 * [DONE] Realization of a truth table
@@ Line 48: / Line 48: @@
 === Jongleur ===
-''In french :'' A l'aide d'une FPGA (EMP1270T144C5) et d'une carte électronique créée par l'ETML-ES, réalisation / simulation d'un jongleur à l'aide des deux affichage 7 segments à disposition.
+''In french :'' A l'aide d'une CPLD (EMP1270T144C5) et d'une carte électronique créée par l'ETML-ES, réalisation / simulation d'un jongleur à l'aide des deux affichage 7 segments à disposition.
 * Les segments '''A''' / '''E''' / '''F''' de l'affichage 7Seg_A seront utilisés
@@ Line 61: / Line 61: @@
 * [FAIT] avec le Switch S9 de la carte, une pression (> 1s) doit permettre d'arrêter la séquence, de la redémarrer dans l'autre sens, si on appuie à nouveau la séquence s'arrête, si on appuie encore une fois al séquence repart dans la sens initial
-''In English :'' With an electronics board created by the ETML-ES School and equiped with a FPGA, realization / Simulation of a juggler with the both 7 Segments Display
+''In English :'' With an electronics board created by the ETML-ES School and equiped with a CPLD, realization / Simulation of a juggler with the both 7 Segments Display
 * Segments '''A''' / '''E''' / '''F''' of Display A will be used
@@ Line 75: / Line 75: @@
 === Joyeux Noel - DONE ===
-''IN FRENCH'' A l'aide d'une FPGA (EMP1270T144C5) et d'une carte électronique créée par l'ETML-ES, réalisation / simulation d'un message défilant à l'aide deux affichage 7 segments à disposition.
+''IN FRENCH'' A l'aide d'une CPLD (EMP1270T144C5) et d'une carte électronique créée par l'ETML-ES, réalisation / simulation d'un message défilant à l'aide deux affichage 7 segments à disposition.
 * [FAIT] lire un tableau contenant un message et le faire afficher sur les deux affichage A & B
 * [FAIT] La valeur du segment B se déplacera sur le segment A, la valeur sur le segment disparaitra
 * [FAIT] le déplacement du message sera de 500ms (2Hz)
-''In English :'' With an electronics board created by the ETML-ES School and equiped with a FPGA, realization / Simulation of the VHDL code which allows to read a table and to display a message on two 7 Segments Display
+''In English :'' With an electronics board created by the ETML-ES School and equiped with a CPLD, realization / Simulation of the VHDL code which allows to read a table and to display a message on two 7 Segments Display
 * [DONE] read a table including a message and to display this message on two 7 Segments Display
 * [DONE] the Segment value (B) will moving on the segment B -> and the Segment value A will dispear
@@ Line 86: / Line 86: @@
 === Compteur 0 à 9 - DONE ===
-''In french :'' A l'aide d'une FPGA (EMP1270T144C5) et d'une carte électronique créée par l'ETML-ES, réalisation d'un programme en VHDL qui permet d'afficher sur un affichage 7 Segments les valeurs de 0 à 9. Deux switches vont permettre des sélectionner 4 fréquences d'horloges différentes (1Hz, 2Hz, 500Hz, 1kHz) et deux autres switches vont permettre de configurer le mode du compteur arrêt/marche + incrémente/décrémente
+''In french :'' A l'aide d'une CPLD (EMP1270T144C5) et d'une carte électronique créée par l'ETML-ES, réalisation d'un programme en VHDL qui permet d'afficher sur un affichage 7 Segments les valeurs de 0 à 9. Deux switches vont permettre des sélectionner 4 fréquences d'horloges différentes (1Hz, 2Hz, 500Hz, 1kHz) et deux autres switches vont permettre de configurer le mode du compteur arrêt/marche + incrémente/décrémente
 * [FAIT] Réalisation de compteurs/diviseurs pour arriver au fréquence voulues
 * [FAIT] Sélection de la fréquence voulue
@@ Line 94: / Line 94: @@
 * [FAIT] Programmation de la carte
-''In English :'' With an electronics board created by the ETML-ES School and equiped with a FPGA(EMP1270T144C5), realization program in VHDL which allows to display on 7SEG screen the values of 0 tto 9 (counter). Two switches will allow to select 4 different frequencies (1Hz, 2Hz, 500Hz, 1kHz) and two others will allow to configure the functional mode (START/STOP + increment/decrement counter)
+''In English :'' With an electronics board created by the ETML-ES School and equiped with a CPLD(EMP1270T144C5), realization program in VHDL which allows to display on 7SEG screen the values of 0 tto 9 (counter). Two switches will allow to select 4 different frequencies (1Hz, 2Hz, 500Hz, 1kHz) and two others will allow to configure the functional mode (START/STOP + increment/decrement counter)
 * [FAIT] counter/divisor for the desired frequency
 * [FAIT] Selection of frequency
@@ Line 103: / Line 103: @@
 === Effect Mirror on the 7 Segments ===
-''In french :'' A l'aide d'une FPGA (EMP1270T144C5) et d'une carte électronique créée par l'ETML-ES, réalisation d'un programme en VHDL qui permet d'afficher sur deux affichages 7 Segments les valeurs de A é D. Deux switches vont permettre des sélectionner 4 modes : NORMAL - HORIZONTAL - VERTICAL - PAS D AFFICHAGE.
+''In french :'' A l'aide d'une CPLD (EMP1270T144C5) et d'une carte électronique créée par l'ETML-ES, réalisation d'un programme en VHDL qui permet d'afficher sur deux affichages 7 Segments les valeurs de A é D. Deux switches vont permettre des sélectionner 4 modes : NORMAL - HORIZONTAL - VERTICAL - PAS D AFFICHAGE.
 * [FAIT] Réalisation d'un composant - gestion d'affichage
 * [FAIT] Réalisation d'un composant - gestion compteur d'etat
 * [FAIT] gestion d'un compteur/diviseur pour horloge
-''In English :''With an electronics board created by the ETML-ES School and equiped with a FPGA(EMP1270T144C5), realization program in VHDL which allows to display on 7SEG screen the values of A to D, the first degment displays normaly the value, and on the second display allows to see the letter inverted either horizontal or vertical. Two switches will allow to select 4 different mode : NORMAL - HORIZONTAL - VERTCIAL - NO DISPLAY.
+''In English :''With an electronics board created by the ETML-ES School and equiped with a CPLD(EMP1270T144C5), realization program in VHDL which allows to display on 7SEG screen the values of A to D, the first degment displays normaly the value, and on the second display allows to see the letter inverted either horizontal or vertical. Two switches will allow to select 4 different mode : NORMAL - HORIZONTAL - VERTCIAL - NO DISPLAY.
 * [DONE] Realization component - displays managment
 * [DONE] Realization component - stats counter managment
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 === CADENAS V0.3 - DONE ===
-''In french :'' A l'aide d'une FPGA (EMP1270T144C5) et d'une carte électronique créée par l'ETML-ES, réalisation d'un programme en VHDL qui permet de simuler l'ouverture d'un cadenas. 2 Switches sont utilisés pour les 3 modes : un mode de repos / un mode de mémorisation d'un nouveau code / un mode de lecture. 4 switches permettent l'enregistrement d'un nouveau code ou au contraire de pouvoir lire le code.
+''In french :'' A l'aide d'une CPLD (EMP1270T144C5) et d'une carte électronique créée par l'ETML-ES, réalisation d'un programme en VHDL qui permet de simuler l'ouverture d'un cadenas. 2 Switches sont utilisés pour les 3 modes : un mode de repos / un mode de mémorisation d'un nouveau code / un mode de lecture. 4 switches permettent l'enregistrement d'un nouveau code ou au contraire de pouvoir lire le code.
 * [FAIT] Réalisation d'un seul process en mode case qui gère l'affichage, les leds et le nouveau code
 * [FAIT] Simulation
 * [FAIT] Programmation de la carte
-''In English :''With an electronics board created by the ETML-ES School and equiped with a FPGA(EMP1270T144C5), realization program in VHDL which allows to simulate the behavior of a padlock. 2 switches are used to 3 modes : rest / recording the new code / reading. 4 switches allow to record a new code or to read the code
+''In English :''With an electronics board created by the ETML-ES School and equiped with a CPLD(EMP1270T144C5), realization program in VHDL which allows to simulate the behavior of a padlock. 2 switches are used to 3 modes : rest / recording the new code / reading. 4 switches allow to record a new code or to read the code
 * [DONE] Realization with one process (case) of the display part, management leds, management code
 * [DONE] Simulation

@@ Line 202: / Line 202: @@
 === lien WEB ===
 * [https://en.wikipedia.org/wiki/List_of_HDL_simulators HDL SIMULATOR - English]
 * [http://www.csee.umbc.edu/portal/help/VHDL/stdpkg.html STANDART PACKAGE - English]
 * [http://hdl.telecom-paristech.fr/vhdl_structurel.html#base Creation composant - Français]
 * [http://jacques.weber.pagesperso-orange.fr/vhdl_html/Vhdl.htm#hexadécimal Résumé VHDL - Français]
-* [http://amouf.chez.com/syntaxe.htm#OPERATOR synthaxe VHDL]
+* [http://jacques.weber.pagesperso-orange.fr/sources/index.htm#sites Lien sur le livre "le langage VHDL" - Jacquees Weber]
-* [https://fr.wikibooks.org/wiki/TD3_VHDL_Compteurs_et_registres Wiki sur les compteurs & les registres]
+* [https://github.com/ghdl/ghdl Simulateur et compilateur de code VHDL sous linux / Windows / Mac]
-* [https://fr.wikibooks.org/wiki/TD1_VHDL Notion de notion concurrente et séquentielle]
 === lien PDF ===

@@ Line 18: / Line 18: @@
 * Windows Seven SP1
 ** Quartus II Version 9.1 SP2
 == Description Project ==

@@ Line 217: / Line 217: @@
 * [https://www.twitch.tv/fixme_hs stremaing live de la conf]
 * [https://youtu.be/MDdDgHM0GYk vidéo disponible sur Youtube]
-* [[Presentation_VHDL_Ta_Mere.pdf]] slides de présentation lors de la conf
+* Slides de présentation lors de la conf[[https://fixme.ch/w/images/0/0f/Presentation_VHDL_Ta_Mere.pdf Slide_Conf_VHDL]]
 == Participant ==
 * [[User:Philoux]]
 * you !!??!!

@@ Line 217: / Line 217: @@
 * [https://www.twitch.tv/fixme_hs stremaing live de la conf]
 * [https://youtu.be/MDdDgHM0GYk vidéo disponible sur Youtube]
 == Participant ==
 * [[User:Philoux]]
 * you !!??!!

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 ''In English :''With an electronics board created by the ETML-ES School and equiped with a FPGA(EMP1270T144C5), realization program in VHDL which allows to simulate the behavior of a padlock. 2 switches are used to 3 modes : rest / recording the new code / reading. 4 switches allow to record a new code or to read the code
-* [FAIT] Realization with one process (case) of the display part, management leds, management code
+* [DONE] Realization with one process (case) of the display part, management leds, management code
-* [FAIT] Simulation
+* [DONE] Simulation
-* [FAIT] Programming the board
+* [DONE] Programming the board
 == Project Source ==