Talk:Langage VHDL - Revision history

Philoux at 12:52, 13 September 2016

2016-09-13T12:52:20Z

Philoux at 21:41, 9 September 2016

2016-09-09T21:41:42Z

Philoux at 21:34, 9 September 2016

2016-09-09T21:34:20Z

Philoux at 14:56, 9 September 2016

2016-09-09T14:56:02Z

Philoux at 22:13, 24 August 2016

2016-08-24T22:13:33Z

Philoux at 22:07, 24 August 2016

2016-08-24T22:07:11Z

Philoux at 22:06, 24 August 2016

2016-08-24T22:06:44Z

Philoux at 20:52, 24 August 2016

2016-08-24T20:52:05Z

Philoux at 20:51, 24 August 2016

2016-08-24T20:51:05Z

Philoux at 19:45, 24 August 2016

2016-08-24T19:45:34Z

@@ Line 32: / Line 32: @@
 => avancement projet : en cours
-=> Date de modification : 09/09/2016
+=> Date de modification : 13/09/2016
 => problème rencontré :
@@ Line 49: / Line 49: @@
   constant VAL_X : std_logic_vector(19 downto 0) := To_stdlogicvector(X"EAE34");
-attention, comme le langage VHDL est typé, la constante qui sera comparée par exemple à une variable, celle-ci devra être de la même taille sinon ceci provoquera des erreurs.
+attention, comme le langage VHDL est typé, la constante qui sera comparée par exemple à une variable, celle-ci devra être de la même taille sinon ceci provoquera des erreurs + attention au raisonnement de la valeur hexadécimal que vous voulez la convertir en binaire, celle-ci prend 4 digit et non pas 1.
 ) Réalisation d'un compteur avec gestion d'un nouveau signal d'horloge, mais lors de la simulation, j'ai des glitches qui sont là de manière périodique et j'ai écrit de différente manières le compteur toujours le meme résultats
@@ Line 143: / Line 143: @@
   clk_2Hz_SIM <= clk_2Hz

@@ Line 32: / Line 32: @@
 => avancement projet : en cours
-=> Date de modification : 24/08/2016
+=> Date de modification : 09/09/2016
 => problème rencontré :
@@ Line 143: / Line 143: @@
   clk_2Hz_SIM <= clk_2Hz

← Older revision		Revision as of 21:34, 9 September 2016
Line 106:		Line 106:

	''' Correction '''		''' Correction '''
		+
		+	Merci aux réponses de Rick sur la mailing list de Fixme (voir la date du 29 Août 2016) - pour résoudre cette histoire, il fallait aussi synchroniser le signal de sortie (nouvelle clock) à la clock du système, dont voici le code
		+
		+	--------------
		+	-- compteur --
		+	--------------
		+	CMPT_ETAT_FUTUR_2HZ : process(compteur_num_p)
		+	begin
		+	if (compteur_num_p >= VAL_MAX_COMPTEUR_2HZ) then
		+	compteur_num_f <= (others => '0');
		+	else
		+	compteur_num_f <= compteur_num_p + 1;
		+	end if;
		+	end process;
		+
		+	CMPT_ETAT_PRESENT_2HZ : process(CLK_1_8MHZ)
		+	begin
		+	if ((CLK_1_8MHZ'event) and (CLK_1_8MHZ = '1')) then
		+	compteur_num_p <= compteur_num_f;
		+	end if;
		+	end process;
		+
		+	-----------------------------------------
		+	-- Horloge 2Hz rapport cyclique de 50% --
		+	-----------------------------------------
		+	CLK_2HZ_50P : process (compteur_num_p)
		+	begin
		+	if rising_edge (CLK_1_8MHZ) then
		+	if (compteur_num_f <= VAL_MAX_CMPT_DIV_2) then
		+	clk_2Hz <= '0';
		+	else
		+	clk_2Hz <= '1';
		+	end if;
		+	end if;
		+	end process;
		+
		+	clk_2Hz_SIM <= clk_2Hz

@@ Line 19: / Line 19: @@
 ) la table de vérité est juste, mais erreur dans la transcription schématique et dans les équations.
-a) correction :
+a) '''correction''' :
 Fa : A /B CD + A /(BCD) + /(AB) C /D + AB /C D
@@ Line 43: / Line 43: @@
   constant VAL_X : std_logic_vector (19 downto 0) := std_logic_vector(to_unsigned(x"EAE34",VAL_X'length)); -- ne marche pas
-Correction:
+''' Correction ''':
 Merci pour les réponses de Rick et de Micheal sur la mailing liste de Fixme, voici sur Quartus, la déclaration qui fonctionne :
@@ Line 103: / Line 103: @@
   end process;
   clk_2Hz_SIM <= clk_2Hz;

@@ Line 56: / Line 56: @@
 code 1:
-	CMPT_2Hz: process (CLK_1_8MHZ)
+ CMPT_2Hz: process (CLK_1_8MHZ)
-		begin
+ 	begin
-		-- détection d'évenement sur flanc montant --
+ 	-- détection d'évenement sur flanc montant --
-		if(CLK_1_8MHZ'event and CLK_1_8MHZ = '1') then
+ 	if(CLK_1_8MHZ'event and CLK_1_8MHZ = '1') then
-			-- remise à zéro du compteur si atteint la valeur max ou plus grand --
+ 		-- remise à zéro du compteur si atteint la valeur max ou plus grand --
-			if (compteur_num >= VAL_MAX_COMPTEUR_2HZ) then
+ 		if (compteur_num >= VAL_MAX_COMPTEUR_2HZ) then
-				compteur_num <= (others => '0');
+ 			compteur_num <= (others => '0');
-			else
+ 		else
-				compteur_num <= compteur_num + 1;
+ 			compteur_num <= compteur_num + 1;
-			end if;
+ 		end if;
-		end if;
+ 	end if;
-	end process;
+ end process;
-	-----------------------------------------
-	-- Horloge 2Hz rapport cyclique de 50% --
+ -----------------------------------------
-	-----------------------------------------
+ -- Horloge 2Hz rapport cyclique de 50% --
-	clk_2Hz <= '0' when compteur_num <= VAL_MAX_CMPT_DIV_2 else
+ -----------------------------------------
-               '1';
+ clk_2Hz <= '0' when compteur_num <= VAL_MAX_CMPT_DIV_2 else
-        clk_2Hz_SIM <= clk_2Hz;
+            '1';
 code 2:
-	CMPT_ETAT_FUTUR_2HZ : process(compteur_num_p)
+ CMPT_ETAT_FUTUR_2HZ : process(compteur_num_p)
-		begin
+ 	begin
-			if (compteur_num_p >= VAL_MAX_COMPTEUR_2HZ) then
+ 		if (compteur_num_p >= VAL_MAX_COMPTEUR_2HZ) then
-				compteur_num_f <= (others => '0');
+ 			compteur_num_f <= (others => '0');
-			else
+ 		else
-				compteur_num_f <= compteur_num_p + 1;
+ 			compteur_num_f <= compteur_num_p + 1;
-			end if;
+ 		end if;
-	end process;
+ end process;
-	CMPT_ETAT_PRESENT_2HZ : process(CLK_1_8MHZ)
+ CMPT_ETAT_PRESENT_2HZ : process(CLK_1_8MHZ)
-		begin
+ 	begin
-			if((CLK_1_8MHZ'event) and (CLK_1_8MHZ = '1')) then
+ 		if((CLK_1_8MHZ'event) and (CLK_1_8MHZ = '1')) then
-				compteur_num_p <= compteur_num_f;
+ 			compteur_num_p <= compteur_num_f;
-			end if;
+ 		end if;
-	end process;
+ end process;
-	-----------------------------------------
+ -----------------------------------------
-	-- Horloge 2Hz rapport cyclique de 50% --
+ -- Horloge 2Hz rapport cyclique de 50% --
-	-----------------------------------------
+ -----------------------------------------
-	CLK_2HZ_50P : process (compteur_num_p)
+ CLK_2HZ_50P : process (compteur_num_p)
-		begin
+ 	begin
-			if (compteur_num_p <= VAL_MAX_CMPT_DIV_2) then
+  		if (compteur_num_p <= VAL_MAX_CMPT_DIV_2) then
-				clk_2Hz <= '0';
+ 			clk_2Hz <= '0';
-			else
+ 		else
-				clk_2Hz <= '1';
+ 			clk_2Hz <= '1';
-			end if;
+ 		end if;
-	end process;
+ end process;
-	clk_2Hz_SIM <= clk_2Hz;
+ clk_2Hz_SIM <= clk_2Hz;

@@ Line 53: / Line 53: @@
 ) Réalisation d'un compteur avec gestion d'un nouveau signal d'horloge, mais lors de la simulation, j'ai des glitches qui sont là de manière périodique et j'ai écrit de différente manières le compteur toujours le meme résultats
-[[File:Glitch_Compteur.jpg Glitch]]
+[[File:Glitch_Compteur.jpg]]
 code 1:

← Older revision		Revision as of 20:52, 24 August 2016
Line 49:		Line 49:
	constant VAL_X : std_logic_vector(19 downto 0) := To_stdlogicvector(X"EAE34");		constant VAL_X : std_logic_vector(19 downto 0) := To_stdlogicvector(X"EAE34");

−	attention, comme le langage VHDL est typé, la constante qui sera comparée par exemple à une variable (celle-ci devra être de la même taille) sinon ceci provoquera des erreurs.	+	attention, comme le langage VHDL est typé, la constante qui sera comparée par exemple à une variable, celle-ci devra être de la même taille sinon ceci provoquera des erreurs.

← Older revision		Revision as of 19:45, 24 August 2016
Line 45:		Line 45:
	Merci pour les réponses de Rick et de Micheal sur la mailing liste de Fixme, voici sur Quartus, la déclaration qui fonctionne :		Merci pour les réponses de Rick et de Micheal sur la mailing liste de Fixme, voici sur Quartus, la déclaration qui fonctionne :

−	constant VAL_X : std_logic_vector(19 downto 0) := To_stdlogicvector(X"~~00012~~");	+	constant VAL_X : std_logic_vector(19 downto 0) := To_stdlogicvector(X"EAE34");
		+
		+	attention, comme le langage VHDL est typé, la constante qui sera comparée par exemple à une variable (celle-ci devra être de la même taille) sinon ceci provoquera des erreurs.