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Talk:Langage VHDL

1 byte removed, 20:52, 24 August 2016
constant VAL_X : std_logic_vector(19 downto 0) := To_stdlogicvector(X"EAE34");
attention, comme le langage VHDL est typé, la constante qui sera comparée par exemple à une variable (, celle-ci devra être de la même taille) sinon ceci provoquera des erreurs.
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