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Talk:Langage VHDL

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1) la table de vérité est juste, mais erreur dans la transcription schématique et dans les équations.
1a) '''correction ''' :
Fa : A /B CD + A /(BCD) + /(AB) C /D + AB /C D
constant VAL_X : std_logic_vector (19 downto 0) := std_logic_vector(to_unsigned(x"EAE34",VAL_X'length)); -- ne marche pas
''' Correction''':
Merci pour les réponses de Rick et de Micheal sur la mailing liste de Fixme, voici sur Quartus, la déclaration qui fonctionne :
end process;
clk_2Hz_SIM <= clk_2Hz;
 
 
''' Correction '''
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