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/* Description Project */
== Description Project ==
=== 7 Segment Display - DONE ===
''In french :'' '''PART 1''' A l'aide d'une FPGA (EMP1270T144C5) et d'une carte électronique créée par l'ETML-ES, réalisation d'un schéma logique concernant l'affichage 7 segments (de 0 à F) sous Quartus et ensuite réaliser le code en VHDL.
* 4 entrées correspondant à des switch
* [FAIT] réalisation d'une table de vérité
File:Table de Karnaug.jpg | table de Karnaugh pour affichage 7seg
</gallery>
=== Jongleur ===
''In french :'' A l'aide d'une FPGA (EMP1270T144C5) et d'une carte électronique créée par l'ETML-ES, réalisation / simulation d'un jongleur à l'aide des deux affichage 7 segments à disposition.
* Les segments '''A''' / '''E''' / '''F''' de l'affichage 7Seg_A seront utilisés
* Les segments '''A''' / '''B''' / '''C''' de l'affichage 7Seg_B seront utilisés
* Utilisation du PEC12 pour lancement du jonglage
* Reset pour arrêter le jonglage
* 4 switches utilisés pour le mode de Jonglage
* PEC12 pour le choix de la vitesse (allant de 0,5 Hz à 2 Hz)
''In English :'' With an electronics board created by the ETML-ES School and equiped with a FPGA, realization / Simulation of a juggler with the both 7 Segments Display
* Segments '''A''' / '''E''' / '''F''' of Display A will be used
* Segments '''A''' / '''B''' / '''C''' of Display B will be used
* Using of PEC12 to start the juggling
* Reset to stop the juggling
* 4 switches used for the mode of juggling
* PEC12 to use the speed choice of juggling (to 0,5 Hz at 2 Hz)
== Project Source ==
