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Talk:Langage VHDL

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=> problème rencontré :

=> Date de modification : 2527/07/2016

1) la table de vérité est juste, mais erreur dans la transcription schématique et dans les équations.

Fa : A /B CD + A /(BCD) + /(AB) C /D + AB /C D

Fd Fb : A /B C /D + /A BC + ABD + /A CD Fd : /(~~BCD~~AB) C /D + ABC + /A B /C D + A /(ACBCD) D

Fg : /(AB) CD + ABC /D + /(BCD)

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