Changes
* '''PROJET 7 Segment Display'''
=> avancement projet : en cours DONE
=> problème rencontré : 1) erreur de lecture ou retranscription de la table de vérité donc erreurs dans les équations
2) remarqué aussi qu'on ne peut pas passer de la schématique en VHDL par contre le contraire oui, d'un côté c'est évident car la synthétisation compile le code VHDL en schéma logique fait de portes, hmm => Date de modification : 2728/07/2016
1) la table de vérité est juste, mais erreur dans la transcription schématique et dans les équations.
Fg : /(AB) CD + ABC /D + /(BCD)
* '''PROJET JONGLEUR'''
=> avancement projet : en cours
=> Date de modification : 09/08/2016
=> problème rencontré :
